Quartus II是Altera公司于推出一款綜合性PLD/FPGA開發(fā)軟件，內(nèi)置強(qiáng)大的綜合器和仿真器，支持原理圖、VHDL、VerilogHDL以及AHDL等多種設(shè)計文件的輸入，可輕松完成從設(shè)計輸入到硬件配置的整個PLD設(shè)計流程。歡迎下載體驗。
軟件說明
對于FPGA、CPLD以及結(jié)構(gòu)化ASIC設(shè)計，quartus ii 11.0是性能和效能首屈一指的設(shè)計軟件。軟件支持Altera名為Qsys的系統(tǒng)級集成工具新產(chǎn)品，實現(xiàn)了對Stratix® V FPGA系列的擴(kuò)展支持，并且采用增強(qiáng)后的調(diào)試方案加快了電路板開發(fā)。
功能介紹
1.自動定位編譯錯誤；
2.高效的期間編程與驗證工具；
3.功能強(qiáng)大的邏輯綜合工具；
4.芯片（電路）平面布局連線編輯；
5.定時/時序分析與關(guān)鍵路徑延時分析；
6.完備的電路功能仿真與時序邏輯仿真工具；
7.使用組合編譯方式可一次完成整體設(shè)計流程；
8.可使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析；
9.能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；
10.支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件。
軟件特點
1.Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境， 由于其強(qiáng)大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。
2.Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計實體文件；芯片（電路）平面布局連線編輯等功能！
Quartus ii簡介：
Quartus II 是Altera公司的綜合性PLD/FPGA開發(fā)軟件，原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程
